Specification And Verification Of Systolic Arrays / Nejlevnější knihy
Specification And Verification Of Systolic Arrays

Kód: 05066316

Specification And Verification Of Systolic Arrays

Autor Magdy A. Bayoumi, Nam Ling

Circuits and architectures have become more complex in terms of structure, interconnection topology and data flow. Design correctness has become increasingly significant, as erors in design may result in strenuous debugging or eve ... celý popis

1571

Dostupnost:

50 % šanceMáme informaci, že by titul mohl být dostupný. Na základě vaší objednávky se ho pokusíme do 6 týdnů zajistit.
Prohledáme celý svět

Informovat o naskladnění

Přidat mezi přání

Mohlo by se vám také líbit

Darujte tuto knihu ještě dnes
  1. Objednejte knihu a zvolte Zaslat jako dárek.
  2. Obratem obdržíte darovací poukaz na knihu, který můžete ihned předat obdarovanému.
  3. Knihu zašleme na adresu obdarovaného, o nic se nestaráte.

Více informací

Informovat o naskladnění knihy

Informovat o naskladnění knihy


Souhlas - Souhlasím se zasíláním obchodních sdělení a zpracováním osobních údajů k obchodním sdělením.

Zašleme vám zprávu jakmile knihu naskladníme

Zadejte do formuláře e-mailovou adresu a jakmile knihu naskladníme, zašleme vám o tom zprávu. Pohlídáme vše za vás.

Více informací o knize Specification And Verification Of Systolic Arrays

Nákupem získáte 157 bodů

Anotace knihy

Circuits and architectures have become more complex in terms of structure, interconnection topology and data flow. Design correctness has become increasingly significant, as erors in design may result in strenuous debugging or even in the repetition of a costly manufacturing process. Although circuit simulation has been used traditionally and widely as the technique for checking hardware and architectural designs, it does not guarantee the conformity of designs to specifications. Formal methods therefore become vital in guaranteeing the correctness of designs and have thus received a significant amount of attention in the CAD industry. This book presents a formal method for specifying and verifying the correctness of systolic array designs. Such architectures are commonly found in the form of accelerators for digital, signal, image and video processing. These arrays can be quite complicated in topology and data flow. In the book, a formalism called STA is defined for these kinds of dynamic environments with a survey of related techniques. A framework for specification and verification is established. Formal verification techniques to check the correctness of the systolic networks with respect to the algorithmic level specifications are explained. The book also presents a Prolog-based formal design verifier (named VSTA), developed to automate the verification process, as using a general purpose theorem prover is usually extremely time-consuming. Several application examples are included in the book to illustrate how formal techniques and the verifier can be used to automate proofs.

Parametry knihy

Zařazení knihy Knihy v angličtině Computing & information technology Computer science Computer architecture & logic design

1571

Oblíbené z jiného soudku



Osobní odběr Praha, Brno a 12903 dalších

Copyright ©2008-24 nejlevnejsi-knihy.cz Všechna práva vyhrazenaSoukromíCookies


Můj účet: Přihlásit se
Všechny knihy světa na jednom místě. Navíc za skvělé ceny.

Nákupní košík ( prázdný )

Vyzvednutí v Zásilkovně
zdarma nad 1 499 Kč.

Nacházíte se: