RTL Modeling with SystemVerilog for Simulation and Synthesis: Using SystemVerilog for ASIC and FPGA Design / Nejlevnější knihy
RTL Modeling with SystemVerilog for Simulation and Synthesis: Using SystemVerilog for ASIC and FPGA Design

Kód: 18580422

RTL Modeling with SystemVerilog for Simulation and Synthesis: Using SystemVerilog for ASIC and FPGA Design

Autor Stuart Sutherland

This book is both a tutorial and a reference for engineers who use the SystemVerilog Hardware Description Language (HDL) to design ASICs and FPGAs. The book shows how to write SystemVerilog models at the Register Transfer Level (R ... celý popis

3155 Kč


Skladem u dodavatele
Odesíláme za 14-18 dnů
Přidat mezi přání

Mohlo by se vám také líbit

Darujte tuto knihu ještě dnes
  1. Objednejte knihu a zvolte Zaslat jako dárek.
  2. Obratem obdržíte darovací poukaz na knihu, který můžete ihned předat obdarovanému.
  3. Knihu zašleme na adresu obdarovaného, o nic se nestaráte.

Více informací

Více informací o knize RTL Modeling with SystemVerilog for Simulation and Synthesis: Using SystemVerilog for ASIC and FPGA Design

Nákupem získáte 316 bodů

Anotace knihy

This book is both a tutorial and a reference for engineers who use the SystemVerilog Hardware Description Language (HDL) to design ASICs and FPGAs. The book shows how to write SystemVerilog models at the Register Transfer Level (RTL) that simulate and synt

Parametry knihy

3155 Kč

Oblíbené z jiného soudku

O tomto obchodě



Nákupní rádce
Přehledy
Knihy podle jazyka
Platba
Doručení 54 Kč

Osobní odběr Praha, Brno a 12903 dalších

Česko
България Hrvatska România Magyarország Polska Slovensko

Copyright ©2008-24 nejlevnejsi-knihy.cz Všechna práva vyhrazenaSoukromíCookies

Můj účet: Přihlásit se
Všechny knihy světa na jednom místě. Navíc za skvělé ceny.

Nákupní košík ( prázdný )

Vyzvednutí v Zásilkovně
zdarma nad 1 499 Kč.

Nacházíte se: