Formal Semantics and Proof Techniques for Optimizing VHDL Models / Nejlevnější knihy
Formal Semantics and Proof Techniques for Optimizing VHDL Models

Kód: 01397588

Formal Semantics and Proof Techniques for Optimizing VHDL Models

Autor Kothanda Umamageswaran, Sheetanshu L. Pandey, Philip A. Wilsey

Written expressly for hardware designers, this book presents a formal model of VHDL clearly specifying both the static and dynamic semantics of VHDL. It provides a mathematical framework for representing VHDL constructs and shows ... celý popis

2357 Kč


Skladem u dodavatele
Odesíláme za 10-13 dnů
Přidat mezi přání

Mohlo by se vám také líbit

Darujte tuto knihu ještě dnes
  1. Objednejte knihu a zvolte Zaslat jako dárek.
  2. Obratem obdržíte darovací poukaz na knihu, který můžete ihned předat obdarovanému.
  3. Knihu zašleme na adresu obdarovaného, o nic se nestaráte.

Více informací

Více informací o knize Formal Semantics and Proof Techniques for Optimizing VHDL Models

Nákupem získáte 236 bodů

Anotace knihy

Written expressly for hardware designers, this book presents a formal model of VHDL clearly specifying both the static and dynamic semantics of VHDL. It provides a mathematical framework for representing VHDL constructs and shows how those constructs can be formally manipulated to reason about VHDL.

Parametry knihy

Zařazení knihy Knihy v angličtině Computing & information technology Computer programming / software development Programming & scripting languages: general

2357 Kč

Oblíbené z jiného soudku

O tomto obchodě



Nákupní rádce
Přehledy
Knihy podle jazyka
Platba
Doručení 54 Kč

Osobní odběr Praha, Brno a 46512 dalších

Česko
България Hrvatska România Magyarország Polska Slovensko

Copyright ©2008-26 nejlevnejsi-knihy.cz Všechna práva vyhrazenaSoukromíCookies

Můj účet: Přihlásit se
Všechny knihy světa na jednom místě. Navíc za skvělé ceny.

Nákupní košík ( prázdný )

Vyzvednutí v Balikovně a PPL
boxech zdarma nad 1 499 Kč.

Nacházíte se: