Verification Methodology Manual for SystemVerilog / Nejlevnější knihy
Verification Methodology Manual for SystemVerilog

Kód: 09165363

Verification Methodology Manual for SystemVerilog

Autor Hunter, Alan (North Carolina State University, University of Leeds North Carolina State Univ. North Carolina State Univ. North Carolina State Univ. No

Offers users the first resource guide that combines both the methodology and basics of SystemVerilog§§Addresses how all these pieces fit together and how they should be used to verify complex chips rapidly and thoroughly.§§Unique ... celý popis

3611


Skladem u dodavatele v malém množství
Odesíláme za 12-15 dnů

Potřebujete více kusů?Máte-li zájem o více kusů, prověřte, prosím, nejprve dostupnost titulu na naši zákaznické podpoře.


Přidat mezi přání

Mohlo by se vám také líbit

Dárkový poukaz: Radost zaručena

Objednat dárkový poukazVíce informací

Více informací o knize Verification Methodology Manual for SystemVerilog

Nákupem získáte 361 bodů

Anotace knihy

Offers users the first resource guide that combines both the methodology and basics of SystemVerilog§§Addresses how all these pieces fit together and how they should be used to verify complex chips rapidly and thoroughly.§§Unique in its broad coverage of SystemVerilog, advanced functional verification, and the combination of the two.§

Parametry knihy

Zařazení knihy Knihy v angličtině Technology, engineering, agriculture Electronics & communications engineering Electronics engineering

3611

Oblíbené z jiného soudku



Osobní odběr Praha, Brno a 12903 dalších

Copyright ©2008-24 nejlevnejsi-knihy.cz Všechna práva vyhrazenaSoukromíCookies


Můj účet: Přihlásit se
Všechny knihy světa na jednom místě. Navíc za skvělé ceny.

Nákupní košík ( prázdný )

Vyzvednutí v Zásilkovně
zdarma nad 1 499 Kč.

Nacházíte se: