Logic Design and Verification Using SystemVerilog (Revised) / Nejlevnější knihy
Logic Design and Verification Using SystemVerilog (Revised)

Kód: 17581064

Logic Design and Verification Using SystemVerilog (Revised)

Autor Donald Thomas

SystemVerilog is a Hardware Description Language that enables designers to work at the higher levels of logic design abstractions that match the increased complexity of current day integrated circuit and field-programmable gate ar ... celý popis

1939 Kč


Skladem u dodavatele
Odesíláme za 14-18 dnů
Přidat mezi přání

Mohlo by se vám také líbit

Darujte tuto knihu ještě dnes
  1. Objednejte knihu a zvolte Zaslat jako dárek.
  2. Obratem obdržíte darovací poukaz na knihu, který můžete ihned předat obdarovanému.
  3. Knihu zašleme na adresu obdarovaného, o nic se nestaráte.

Více informací

Více informací o knize Logic Design and Verification Using SystemVerilog (Revised)

Nákupem získáte 194 bodů

Anotace knihy

SystemVerilog is a Hardware Description Language that enables designers to work at the higher levels of logic design abstractions that match the increased complexity of current day integrated circuit and field-programmable gate array (FPGA) designs. The ma

Parametry knihy

1939 Kč

Oblíbené z jiného soudku

O tomto obchodě



Nákupní rádce
Přehledy
Knihy podle jazyka
Platba
Doručení 54 Kč

Osobní odběr Praha, Brno a 12903 dalších

Česko
България Hrvatska România Magyarország Polska Slovensko

Copyright ©2008-24 nejlevnejsi-knihy.cz Všechna práva vyhrazenaSoukromíCookies

Můj účet: Přihlásit se
Všechny knihy světa na jednom místě. Navíc za skvělé ceny.

Nákupní košík ( prázdný )

Vyzvednutí v Zásilkovně
zdarma nad 1 499 Kč.

Nacházíte se: